Таблица истинности описывающа логику работы приведена ниже.

L-низкий уровень

Н-высокий уровень

Х-низкий или высокий, без разницы

Если посидеть и повтыкать с минуту, то можно понять что ничего сложного тут нет =) Стоит отметить, что активный уровень на выходе - низкий (low). Помимо входов-выходов присутствуют два разрешающих вывода enable , включенных по логической И . Дешифратор будет выполнять свою функцию только тогда, когда обе эти ноги сидят на земле.

Имхо, недостатком является только то, что в любой момент времени только на одном из выходов может быть активный уровень. Поэтому, если потребуется одновременное включение нескольких выходов, придется приделывать динамическое управление.

$regfile = "attiny13.dat"
$crystal = 1000000

Config Portb = Output

Portb = &B00001111
Waitms 100
Portb = &B00001110
Waitms 100
Portb = &B00001101
Waitms 100
Portb = &B00001100
Waitms 100
Portb = &B00001011
Waitms 100
Portb = &B00001010
Waitms 100
Portb = &B00001001
Waitms 100
Portb = &B00001000
Waitms 100
Portb = &B00000111
Waitms 100
Portb = &B00000110
Waitms 100
Portb = &B00000101
Waitms 100
Portb = &B00000100
Waitms 100
Portb = &B00000011
Waitms 100
Portb = &B00000010
Waitms 100
Portb = &B00000001
Waitms 100
Portb = &B00000000
waitms 100

Loop

Вот что получится в итоге:

Еще на основе дешифратора можно построить расширитель для клавиатуры, и таким образом получить в распоряжение 16 кнопок занимающих 5 пинов микроконтроллера. Например вот простой пример для attiny2313:

В основном цикле выполняется какая-нибудь программа, например мигание светодиода. По переполнению таймера происходит прерывание, в обработчике прерывания происходит сканирование клавиатуры и если была нажата кнопка, на ноге PortB.7 появится низкий уровень. Узнав в какой момент было нажатие, можно узнать номер нажатой кнопки. Этот номер отправим по UART:

$regfile = "attiny2313.dat"
$crystal = 1000000
$baud = 1200

Dim M As Byte
Dim N As Byte

Config Portb = Output
Config Portb.7 = Input
Config Portd.2 = Output
Config Timer1 = Timer , Prescale = 8 "переполнение таймера каждые 0,5 сек
On Timer1 Keyboard :
Enable Interrupts
Enable Timer1

Do "***выполняем основную программу***

Portd.2 = 1
Wait 1
Portd.2 = 0
Wait 1
Loop
End

Keyboard :
For M = 0 To 15 Step 1
Portb = M
If Pinb.7 = 0 Then "если была нажата кнопка
N = M "смотрим в какой момент она была нажата
M = 0
Print N "печатаем номер кнопки
Return "и выходим из цикла
End If "если нажатия небыло, продолжим сканирование до конца
Waitms 10
Next M
Return "возвращаемся в основной цикл программы

Среди ИС комбинационного типа наиболее широко используются де­шифраторы, представленные в рассматриваемой серии микросхемами К165ИД1, К155ИДЗ и КЛ55ИД4.

Дешифратор К155ИДЗ (рис. 16) имеет четыре адресных входа 1, 2, 4, 8, два входа стробирования А1 и А2 и шестнадцать выходов 0 - 15. Если на обо­их входах стробирования уровни логического 0, на том из выходов, номер ко­торого соответствует двоичному эквиваленту входного кода (вход 1 - младший разряд, вход 8 - старший), будет уровень логического 0, на остальных выхо­дах - логической 1. Если хотя бы на одном из входов стробирования Al и А2 уровень логической 1, то независимо от состояний входов на всех выходах ИС формируется логическая,1,.

Наличие двух входов стробирования существенно расширяет возможности использования ИС. Из двух микросхем К155ИДЗ, дополненных одним ТТЛ-ин­вертором, можно собрать дешифратор на 32 выхода (рис. 17), дешифратор на 64 выхода собирается из четырех ИС К155ИДЗ и двух инверторов (рис. 18), а на 256 выходов - из 17 ИС К165ИДЗ (рис. 19).

Рис. 16. Выводы ИС К155ИДЗ Рис. 17. Дешифратор на 32 выхода

Интегральная микросхема К155ИД4 (рис. 20) содержит два дешифратора на четыре выхода каждый с объединенными адресными входами и раздель­ными входами стробирования. Уровень логического 0 на выходах первого (верх­него по схеме) дешифратора формируется (аналогично К155ИДЗ) лишь при наличии на обоих стробирующих входах уровня логического 0. Соответствующим условием для второго дешифратора является наличие на одном из его входов стробирования уровня логической 1 (вывод 1), а на другом - логиче­ского 0 (вывод 2). Такая структура ИС позволяет использовать ее в различных вариантах включения. На основе ИС К155ИД4 могут быть построены, в част­ности, дешифраторы на восемь выходов со входом стробирования (рис. 21) и на 16 выходов (рис. 22). На девяти ИС К155ИД4 можно собрать дешифратор на 64 выхода по схеме, подобный рис. 19. Если дополнить микросхему К155ИД4 тремя элементами 2И - НЕ, можно получить дешифратор на 10 выходов (рис. 23).

Рис. 18. Дешифратор на 64 выхода

Описанные двоичные дешифраторы являются полными: любому состоянию j адресных входов соответствует нулевое состояние некоторого единственного вы- j хода. В ряде случаев, например при двоично-десятичном представлении чисел, удобно использовать неполные дешифраторы, в которых количество выходов меньше количества возможных состояний адресных входов. В частности, двоич- но-десятичный дешифратор содержит десять выходов и не меньше четырех входов. На основе полного дешифратора всегда можно построить неполный на меньшее число входов.

Однако ввиду широкого использования в устройствах индикации двоично-десятичных дешифраторов в состав серии К.155 специально включен двоично-десятичный дешифратор К155ИД1 с высоковольтным выходом (рис. 24). Де­шифратор имеет четыре входа, которые могут подключаться к выходам любого источника кода 1 - 2 - 4 - 8, и десять выходов, которые могут подключаться к катодам газоразрядного цифрового или знакового индикатора, анод которого через резистор сопротивлением 22 - 91 кОм подключен к плюсу источника пос­тоянного или пульсирующего напряжения 200 - 300 В.

Рис. 19. Дешифратор на 256 выходов

Рис. 20. Схема ИС К155ИД4

Рис. 21. Дешифратор на 8 выходов со стробированием

Рис. 22. Дешифратор на 16 выходов

Рис. 23. Дешифратор на 10 выходов

Рис. 24. Выводы ИС К155ИД1

Для подключения к ИС К155ИЕ4, включенной в режим деления на 10 с кодом 1 - 1 - 4 - 6 схема приведена на рис. 25.

Для подключения ИС К155ИД1 к выходам декады на ИС К155ТМ2 (см. рис. 5) необходим дополнительный элемент И, в качестве которого могут быть использованы два любых маломощных диода (рис. 26) или 1/4 часть интегральной микросхемы К155ЛИ1.

При подключении ИС К155ИД1 ко входам других ИС ТТЛ серии К155 следует принять дополнительные меры по согласованию уровней, поскольку техническими условиями на ИС К155ИД1 гарантируется выходное напряжение в состоянии логического 0 не более 2,5 В, что превышает порог переключения ИС ТТЛ, составляющий около il,3 В. Практически выходное напряжение ИС К155ИД1 в состоянии 0 может быть несколько выше или ниже порога пе­реключения, поэтому для надежной работы ИС - нагрузки в минусовую цепь питания этой микросхемы следует включить кремниевый диод. Такое включение повысит порог переключения ИС примерно до 2 В, что обеспечит ее согласова­ние с дешифратором К155ИД1. Кроме того, при этом поднимется выходной уровень логического 0 микросхемы примерно до 0,9 В, что вполне достаточно для нормальной работы последующих ИС.

На рис. 27 приведена схема делителя частоты на 10 с переключаемой в пределах 10 - 1,1 скважностью выходных импульсов, иллюстрирующая описан­ные выше правила согласования дешифратора К.155ИД1 с интегральными мик­росхемами ТТЛ.

Для коммутации двоичных сигналов используются так называемые мульти-плексеры, представленные в серии К155 интегральными микросхемами К155КП1, К155КП2, К155КП5 и К155КТГ7.

Мультиплексер К165КП7 имеет восемь информационных входов (DO - D7), три адресных входа (1, 2, 4) и вход стробирования А (рис. 28). У микро­схемы два выхода - прямой и инверсный. Если на входе стробирования логи­ческая 1, на прямом выходе 0 независимо от сигналов на других входах. Если на входе стробирования ИС логический 0, сигнал на прямом выходе повторяет сигнал на том входе, номер которого совпадает с двоичным эквивалентом кода на входах 1, 2, 4 мультиплексера. На инверсном выходе сигнал всегда противо-фазен сигналу на прямом выходе.

Наличие входа стробирования позволяет простыми средствами строить мультвплексеры на большее число входов. На рис. 29 приведена схема мульти­плексера на 16 входов, на рис. 30 - на 64.

Мультиплексер К155КП5 (рис. 31), в отличие от К155КП7, имеет лишь ин­версный выход и не имеет входа стробирования.

Интегральная микросхема К155КП1 (рис. 32) содержит четыре адресных входа 1, 2, 4, S, 16 информационных входов DO - D15 и вход стробирования А. Выход у этой микросхемы только инверсный. Все свойства и способы включе­ния у нее такие же, как и у К156КП2.

Интегральная микросхема К155КП2 (рис. 33) содержит два мультиплексе­ра на четыре информационных входа D0 - D3 с отдельными входами стробиро­вания, объединенными адресными входами и прямыми выходами.

Рис. 27. Делитель частоты на 10 с переключаемой скважностью

Рис. 28. Выводы ИС К155КП7

Рис. 29. Мультиплексер на 16 входов

Рис. 30. Мультиплексер на 64 входа Рис. 31. Выводы ИС К155КП5

Рис. 32. Выводы И С К155КП1 Рис. 33. Схема ИС К155КП2 Рис. 34. Выводы ИС К155ЛП5

Как известно, основная операция, производящаяся в цифровых вычисли­тельных машинах, - сложение. Все другие арифметические операции - вычи­тание, умножение, деление - сводятся к сложению. Операция сложения двоич­ных чисел производится с использованием сумматоров и полусумматоров.

В состав серии ИС К155 входят два типа полусумматоров - К155ЛП5 и К155ИП2.

В ИС К155ЛП5 (рис. 34) четыре независимых полусумматора (другие на­звания - сумматор по модулю два, элемент Исключительное ИЛИ). Каждый из этих элементов работает следующим образом. Если на обоих входах эле­мента, например 1 и 2, уровень логического 0 - на выходе 3 логический 0. Ес­ли на одном из входов логический 0, на другом логическая 1, на выходе - 1,. если на обоих входах - 1, на выходе 0.

Рис. 35. Схема ИС К155ИП2

В состав ИС КД55ИП2 (рис. 35) входят восьмивходовый сумматор по мо-Дулю 2, обозначенный SM2, инвертор и два логических элемента И - ИЛИ - НЕ;.

Восьмивходовый сумматор по модулю 2 работает аналогично двухвходовому: если на его входах четное число сигналов с уровнем логической 1, на выходе логический 0, если число единиц на входах нечетное, на выходе 1. Остальные элементы ИС позволяют объединять интегральные микросхемы между собой для увеличения числа входов. При подаче уровня логической 1 на вход 3, ло­гического 0 на вход 4, уровень на выходе 5 будет соответствовать выходному уровню сумматора SM2, на выходе 6 - его инверсии. Бели уровни на (входах 3 и 4 изменить на противоположные, уровни на выходах 5 и 6 также изменя­тся на противоположные.

Напомним основные свойства двоичных сумматоров. Каждый разряд дво­ичного сумматора (его иногда называют полным сумматором) имеет три вхо­да - два входа Л и В для слагаемых, вход сигнала переноса от предыдущего разряда С и два выхода - суммы S и сигнала переноса Р в следующий раз­ряд. Работа сумматора иллюстрируется табл. 3. Входы А, В, С, вообще гово­ря, равноправны. Сигнал суммы S принимает значение логической,1 при не­четном числе единиц на входах А, В и С и логического 0 при четном, как и в рассмотренных выше полусумматорах. Сигнал переноса Р равен логической 1 при числе единиц на входах, равном 2 или 3. Интересным свойством табл. 3 является ее симметрия: замена 0 на 1 и наоборот не нарушает ее истинности. Это свойство используется для упрощения схем сумматоров.

Таблица 3

Интегральные микросхемы КД55ИМ1, К155ИМ2 и К155ИМЗ - соответст­венно одноразрядный, двухразрядный и четырехразрядный полные сумматоры. На рис. 36 приведена схема ИС К.155ИМ1. Ее основу составляют два много-входовых элемента И - ИЛИ - НЕ. Сигнал переноса (инверсный) формируется на выходе Р, если хотя бы на двух входах сумматора присутствует уровень логической 1. Если А = В=1, включается нижний элемент И DD6, если А- С - 1, включается средний элемент DDI, при В = С=1 включается верх­ний элемент. Сигнал переноса формируется, конечно и при А = В = С=1. Сигнал суммы формируется в случае, если А=В=С=1 и включается нижний логический элемент H-DD5. Сигнал суммы формируется также и в том случае, когда есть хотя бы одна единица на входах А, В, С и нет сигнала на выходе переноса (P=!l, включается один из трех верхних элементов И DD5). Посколь­ку сигнал переноса формируется в том случае, когда среди входных сигналов число единиц две или три, второй случай формирования сигнала суммы соот­ветствует одной и только одной единице среди входных сигналов. Если на всех входах сигналы отсутствуют (А = В = С = 0), выходные сигналы также отсут­ствуют: S = 0, Р=0 (Р=0).

Входные сигналы А и В могут быть поданы не только в прямом коде (входы 8 и 9 для А, 12 и 13 для В), но и в инверсном (входы 11 для А и 2 для В). При использовании инверсных входных сигналов входы 8, 9, 12 и 13 следует соединить с общим проводом, а при использовании прямых сигналов - попарно соединить выводы 10 и 11, 1 и 2.

Элементы DD1 и DD2 микросхемы имеют открытый коллекторный выход, поэтому выводы 10 и 1 могут использоваться или как выходы элементов DD1 и DD2, или как входы, превращающие элементы DD1 и DD2 типа И - НЕ в элементы И - ИЛИ - НЕ подключением к этим выводам выходов ИС К155ЛА8. В любом случае использования выводов 10 и 1 между ними и плюсом питания необходимо включать резисторы 1 - 2 кОм.

Рис. 36. Схема ИС К155ИМ1

Рис. 37. Схема соединения интегральных микросхем К155ИМ1 в двухразрядный сум­матор

Рис. 38. Выводы ИС К155ИМ2 Рис. 39. Выводы ИС К155ИМЗ

При соединении ИС К155ИМ1 в многоразрядный сумматор (рис. 37) ис­пользуется описанное выше свойство симметрии полного сумматора относитель­но замены входных и выходных сигналов инверсными. В первом разряде входные сигналы подаются на прямые входы ИС DD1, выходной сигнал суммы снимается с прямого выхода S, сигнал переноса - с единственного (инверсного) выхода Р. На второй разряд сумматора входные сигналы А и В подаются на инверсные входы, на прямой вход С подается инверсный сигнал переноса с первого разряда, выходной прямой сигнал суммы формируется на инверсном выходе 5, выходной прямой сигнал переноса - на инверсном выходе Р. Третий разряд сумматора работает так же, как и первый, четвертый - как второй и т. д.

Такое чередование режима работы одноразрядных сумматоров обеспечива­ет минимальную задержку распространения сигнала в самой длинной цепи - в цепи формирования сигнала переноса.

Интегральная микросхема К155ИМ2 (ряс. 38) представляет собой объеди­нение двух микросхем К155ИМ1, соединенных в соответствии с рис. 37 с исключенными неиспользуемыми инверторами. Интегральная микросхема К155ИМЗ (рис. 39) соответствует двум микросхемам К155ИМ2, в которых вы-:ход переноса первой ИС соединен со входом С второй.

Дешифратор (декодер) – это комбинационное устройство с несколькими входами и выходами, у которого определенным комбинациям входных сигналов соответствует активное состояние одного из выходов. Дешифраторы преобразуют двоичный или двоично-десятичный код в унитарный код. Если декодер имеет n входов, m выходов и использует все возможные наборы входных переменных, то m = 2 n . Такой декодер называют полным. Если используется лишь часть наборов, то такой декодер называют неполным. Дешифраторы используют, когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства (его адрес) представлен двоичным кодом. Входы декодера (адресные входы) часто номеруют не порядковыми номерами, а в соответствии с весами двоичных разрядов, т. е. не 1, 2, 3, 4, а 1, 2, 4, 8.

Формально описать работу дешифратора можно, задав список функций, отрабатываемых каждым из его выходов Y i . Так, для дешифратора 3–8:

Y o = ;Y 1 =
;Y 2 =
; Y 3 =
; ... Y 7 =a 4 a 2 a 1 .

Число входов и выходов декодера указывают следующим образом: декодер 3–8 (читается “три в восемь”); 4–16; 4–10 (это неполный дешифратор). Реализация указанных восьми выражений с помощью восьми трехвходовых элементов И (рис. 10.7) дает наиболее простой по структуре дешифратор, называемый линейным.

а б

Рис. 10.7. Дешифратор 3-8: а – условное обозначение; б – структура

Основной объем его оборудования в общем случае m n -входовых элементов И. Кроме того, к оборудованию обычно относят n инверторов входных переменных и n буферных входных усилителей, сводящих к единице кратность нагрузки источника сигнала.

Дешифраторы часто имеют разрешающий вход EI . При EI = 1 дешифратор работает как обычно, а при EI = 0 на всех выходах устанавливаются не активные уровни.

Вход EI воздействует на все элементы И. В схеме (рис. 10.8) воздействие оказывается через прямой и инверсный входы одного из разрядов входного кода (через дополнительные элементы И). При этом число входов элементов И не изменяется, но в работу дешифратора вносится дополнительная задержка. В схеме (рис. 10.9) задержка не вносится, но здесь элементы И имеют большее число входов.

Разрешающий вход EI часто выполняется инверсным. Дешифратор, имеющий разрешающий вход, иногда называют декодер–демультиплексор и вместо обозначения DC используют обозначение DX . Это связано с тем, что вход EI иногда используют в качестве информационного (как в демультиплексорах).

Рис. 10.8. Разрешение через прямой и Рис. 10.9. Разрешение через

инверсный входы одного из разрядов дополнительные входы элементов И

Вход EI используется при построении древовидных (каскадных) схем дешифраторов с целью расширения адресного пространства. При этом все адресное пространство разбивается на группы. Старшие разряды адреса подаются на дешифратор старших разрядов, выходы которого по входам EI управляют дешифраторами второго каскада. На рис. 10.10 представлена схема двухкаскадного дешифратора 5–32 (пять в тридцать два).

Рис. 10.10. Двухкаскадный дешифратор 5–32

Два старших разряда адреса а 16 и а 8 расшифровываются дешифратором 2–4 DC 4, который по входам Е I управляет четырьмя дешифраторами второго каскада. Младшие разряды адреса а 4 , а 2 , а 1 поступают на все дешифраторы второго каскада, но открытым по входу EI оказывается лишь один из них. Ему и будет принадлежать единственный из всех 32 возбужденный выход. Например, входной код 01111 у дешифратора DC 4 делает активным выход 1. Этим сигналом и откроется дешифратор второй ступени DC 1, а DC 0, DC 2, DC 3 закрыты. У дешифратора DC 1 сигнал появится на выводе 7, что соответствует 15 выходу всего дешифратора. Такой принцип используется при построении дешифратора на много выходов из микросхем дешифраторов с меньшим числом выходов.

В рассмотренном случае 5-разрядный адрес был разбит на две группы в 2 и 3 разряда. Это и определило структуру дешифратора. В общем случае многоразрядный адрес можно разбить на группы различными способами и каждому будет соответствовать свой вариант схемы. Варианты будут различаться задержкой и аппаратными затратами. Таким образом, можно ставить задачу выбора оптимальной, в заданной серии элементов, структуры.

На рис. 10.11 показан двухкаскадный дешифратор 4–16, второй каскад которого собран по схеме прямоугольного дешифратора. Разряды адреса разбиты на две группы, каждая из которых независимо от другой расшифровывается своим дешифратором первого каскада DC 0 и DC 1. При любой комбинации значений входных переменных оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы И второй ступени (второго каскада). В результате каждый входной набор возбуждает выход единственного соответствующего ему элемента И. Такую сетку из элементов И называют прямоугольным или матричным дешифратором.

Рис. 10.11. Матричный дешифратор

Делить разряды адреса между DC 1 и DC 2 нужно по возможности поровну. Чем ближе прямоугольник второго каскада к квадрату, тем, при том же числе выходных элементов И, меньше сумма его строк и столбцов, т. е. меньше число выходов дешифраторов первого каскада. Из этого следует, что использование во втором каскаде квадратной матрицы, позволяет применить в первом каскаде наиболее простые дешифраторы и тем самым минимизировать общую задержку в работе всего дешифратора.

В качестве входа EI (Е ) всего двухкаскадного дешифратора удобно использовать разрешающий вход только одного из дешифраторов первого каскада. При этом запираются или все строки или все столбцы.

Следует отметить, что при большом числе выходов (сотни и более) прямоугольный дешифратор самый экономичный по оборудованию, чем и объясняется его применение в БИС памяти. При малом числе выходов наиболее экономичным является линейный дешифратор.

Дешифраторы, выпускаемые в виде микросхем, имеют буквенное обозначение ИД, например, 155ИД3, 155ИД4. В сериях ТТЛ дешифраторы имеют обычно инверсные выходы, т. е. активным является низкий уровень. В КМОП-сериях выходные сигналы чаще имеют активный высокий уровень.

Часто в микросхемах дешифраторов делают несколько разрешающих входов, а разрешающей комбинацией является их конъюнкция. При этом удобно наращивать дешифраторы, используя каскадный принцип и строя первый каскад дешифрации не на отдельном специальном дешифраторе, а собирая его из конъюнкторов разрешающих входов. На рис. 10.12 представлен дешифратор 5–32 из 4 дешифраторов 3–8. Каждая микросхема имеет два инверсных разрешающих входа. Символ & над символом Е I обозначает, что разрешение существует лишь при совпадении всех сигналов группы входов, помеченных знаком &. На рисунке символы инверсии указывают на совпадение двух низких уровней на входах разрешения.

Дешифратор первого каскада распределен по конъюнкторам 4 микросхем. Такое решение – иметь несколько разрешающих входов, связанных операцией И, чтобы собирать на этих входах фрагменты дешифраторов, вообще типично для современных микросхем .

Рис. 10.12. Дешифрация адресов с использованием в первом каскаде разрешающих входов

Если использовать только два дешифратора DC 0 и DC 1, то можно получить дешифратор на 16 выходов. При этом адресный вход а 16 будет отсутствовать, а нижние (по схеме) разрешающие входы дешифраторов DC 0 и DC 1 должны быть заземлены.

Схема дешифратора 155ИД4 представлена на рис. 10.13. В нее входят два дешифратора 2–4. Каждый дешифратор имеет пару разрешающих входов. Один разрешающий вход одной из секций инвертирован. Это позволяет, объединив его с неинвертированным разрешающим входом другой секции и подав на эту пару третью переменную а 4 , использовать ту же самую схему как дешифратор 3–8 с разрешающим входом Е . Кроме того, эта микросхема может быть использована как два демультиплексора с 1 входа на 4 выхода и как демультиплексор с одной линии на 8 выходов.

Рис. 10.13. Схема дешифратора 155ИД4.

Рис. 10.14. Варианты подключения дешифратора 155ИД1

На рис. 10.14 показана возможность использования микросхемы 155ИД1 в качеств дешифратора 4–10 или 3–8. В представленной схеме при использовании всех четырех входов в качестве адресных микросхема представляет дешифратор 4–10. Если вход 8 использовать в качестве разрешающего входа, тогда микросхема будет служить дешифратором 3–8. Выходы 8 и 9 при этом не используются.

Дешифраторы могут применяться в качестве демультиплексора входных сигналов, а совместно с шифратором находят применение при построении преобразователей кодов, селектировании заданных входных кодов и др. . Для реализации подобных устройств могут быть использованы программируемые логические матрицы или программируемые логические интегральные схемы (ПЛМ или ПЛИС) .

Способ увеличения количества выходов дешифратора

Рассмотрим способ увеличения количества выходов дешифратора. Пусть в нашем распоряжении имеются полные (число выходов равно 2n при n информационных входах) дешифраторы типа 2 >4 (два входа - четыре выхода). Необходимо построить дешифратор, который имеет 4 информационных входа и 16 выходов, то есть дешифратор типа 4>16.

Пример построения такого дешифратора и условное обозначение микросхемы, реализующий такой дешифратор, предложены на рисунке 6.

В зависимости от состояний сигналов x3 и x2 при наличии на входе разрешения работы E дешифратора DD1 формируется единица на одном из четырёх выходов этого дешифратора. Это приводит к тому, что только один из выходных дешифраторов будет реагировать на комбинацию сигналов на входах x0 и x1. Только выбранный дешифратор сформирует единицу на одном из своих выходов, номер которого определяется сигналами x0 и x1.

Например, пусть на входах x3x2x1x0 присутствует число 1011. На входах x3x2 присутствует комбинация 10, что соответствует в десятичном виде числу 2.

Рисунок 6 Способ реализации сложного дешифратора и его условное обозначение

Следовательно, именно на выходе 2 дешифратора DD1 сформируется активный сигнал, равный единице. Только дешифратору DD4, который принимает по входу E активный уровень, будет разрешаться работа. На входах x1x0 присутствует число 11, что соответствует в десятичном виде числу 3. На третьем выходе выбранного дешифратора DD4 будет формироваться единица, то есть активный сигнал. На остальных выходах выбранного дешифратора будет присутствовать нуль так же, как и на выходах невыбранных дешифраторов DD2, DD3, DD5. То есть только на выходе y11 присутствует активный сигнал. Если перевести заданное двоичное число 1011 в десятичную систему, то получим номер выбранного выхода в десятичной системе: 11. Процедура перевода двоичного числа с учётом весов разрядов предлагается ниже.

10112=23+21+20=1110.

Принцип работы дешифратора 4 входа 16 выходов

Рисунок 7 Схема дешифратора 4 х 16

При логической 1 на входе разрешения на всех выходах будут также логические 1. При активизации входа разрешения, т. е. при Е = 0, логический 0 появляется на том выходе дешифратора, номер которого соответствует десятичному эквиваленту двоичного числа, поданного на информационные входы. Благодаря наличию входа разрешения можно наращивать размерность дешифраторов. Так, используя 5 дешифраторов 2x4, можно построить дешифратор 4 х 16 (рис. 7).

Понять принцип работы такой схемы несложно. Так, при подаче на вход числа 0100 (двоичный эквивалент десятичного числа 4) и при Е = 0 логический 0 появится лишь на втором (сверху) выходе дешифратора DC 1, а на всех остальных выходах будут логические 1. Это приведет к активизации лишь дешифратора DC3 и активизируется (появится логический 0) лишь его верхний выход, что и будет соответствовать десятичному числу 4. При подаче на вход числа 1111 будет активизирован дешифратор DC5 и на его нижнем выходе появится логический 0, что будет соответствовать десятичному числу 15.

Таблица истинности дешифратора 4входа 16 выходов.

Дешифраторы – цифровые устройства функционального назначения, предназначенные для распознавания двоичных кодов.

Двоичные дешифраторы являясь преобразователем кодов, преобразует двоичный код прямого назначения в код “1 из N». В такой кодовой комбинации только один разряд занят единицей, а все остальные – нулевые. Таблица истинности для дешифратора, предназначенного для распознавания четырехразрядного двоичного кода представлена табл. 2.1

Таблица 2. 1

Из таблицы 1 видно, что в зависимости от входного двоичного кода на выходе дешифратора в возбужденном состоянии находится только один из его выходов. Из этой же таблицы следует, что двоичный дешифратор на n входов должен иметь 2 n выходов, соответствующих числу кодовых комбинаций n-разрядного двоичного кода. Такой дешифратор называется полным , в отличие от неполного , у которого часть входных кодовых комбинаций не используется, а число выходов у которого меньше2 n .

В основном поле условного обозначения дешифраторов (Рис.2.5) проставляются буквы DC (от английского слова Decoder). Входы дешифратора принято обозначать их двоичными весами. Кроме информационных входов дешифратор имеет обычно один или более входов разрешения работы, обозначаемых как Е (Enable). При наличии разрешающего сигнала на этом входе дешифратор работает в соответствии с таблицей истинности, при его отсутствии все выходы дешифратора пассивны.

Функционирование дешифратора описывается системой булевых выражений:

С
хемотехническое решение дешифраторов представлено на рис.2.6.

Как видно из рис. 2.6., дешифратор состоит из 2n инверторов входного кода, образующих прямые и инверсные значения переменных входного кода, двух инверторов на входе разрешения и 2 n -1 конъюнкторов, образующих выходы схемы. Малоразрядность серийных дешифраторов ставит вопрос и наращивании их разряд-ности. Из малоразрядных дешифраторов можно построить схему, эквивалентную дешифратору большой разрядности. С этой целью входное слово делится на поля, при этом разрядность поля младших разрядов соответствует разрядности имеющихся дешифраторов. Оставшееся поле старших разрядов служит для получения сигнала разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.

В
качестве примера на рис. 2.7 приведена схема дешифрации пятиразрядного кода с помощью дешифраторов «3-8» и «2-4». Для получения нужных 32 выходов составляется столбец второго яруса из четырех дешифраторов «3-8»DC1-DC4. Дешифратор «2-4» принимает два старших разряда входного кода. Возбужденный выход этого дешифратора открывает по входу разрешения один из дешифраторов столбца и выбранный дешифратор декодирует младшие разряды входного слова. Каждому входному слову соответствует возбуждение одного из выходов F 0 -F 31 . Например, при дешифрации слова х 4 х 3 х 2 х 1 х 0 =11001 2 =25 10 на входе дешифратора первого яруса имеется код 11, возбуждающий его выход номер три (помечен крестиком), что разрешает работу дешифратора DC4. На входе DC4 действует код 001, поэтому будет возбужден его первый выход, т.е. 25 выход схемы. Общее разрешение или запрещение работы схемы осуществляется по входу Е дешифратора первого яруса.

Наряду с применением дешифраторов по своему прямому назначению они могут использоваться для реализации произвольных логических функций, поскольку на выходах дешифратора вырабатываются все конъюктивные термы, которые можно составить из данного числа аргументов. Логическая функция в СДНФ есть дизъюнкция некоторого числа таких термов. Объединяя их по схеме ИЛИ, можно получить любую функцию данного числа аргументов.

На рис.2.8 в качестве примера показана аппаратная реализация функции сумматора по модулю два.